Neuere technische Geschichte der Power1401 mk 2-Firmware

Neueste Version jetzt erhältlich, Download kostenlos. Wenn Ihre Seriennummer niedriger ist als P4000, lesen Sie die technische Entwicklung von Power mk 1.

Datum Version Zusammenfassung
03/10 9
Monitor 8
FPGA 9
  • Experimental Cache Locking sowie Fließpunkt-Unterstützung hinzugefügt. Geladene Befehle werden an der Grenze einer Cache-Line (32 Byte) ausgerichtet.
  • Problem mit dem DAC FIFO-Schema wurde korrigiert – DAC-Ausgaben konnten manchmal einfrieren.
11/09 08
Monitor 7
FPGA 8
  • FPGA-Daten werden nur geladen, wenn sie noch nicht geladen sind.
  • Der USB-Code wurde umgeschrieben und nutzt jetzt ein 4-Endpoint-Interface mit Leerlauf-Watchdog-Code.
  • Unterstützung und Testcode für DAC Silo hinzugefügt.
10/09 07
Monitor 6
FPGA 8
  • Unterstützung für DAV Silo Schema hinzugefügt (noch nicht von Software unterstützt).
  • Änderungen zur Behebung von Problemen mit Platine Ausgabe C.
10/08 06
Monitor 6
FPGA 6
  • Das Verhalten der Taktgeber-4-Flag wurde korrigiert.
  • 100 ns Impulse für digitale E/A wurden korrekt generiert.
  • Der EEPROM-Emulationscode im Flash-Speicher wurde verbessert, um Probleme mit EEPROM-Schreibvorgängen zu vermeiden.
  • Die Cache-Flush-Funktion wurde geändert, um mögliche MEMDAC-Probleme bei laufenden Interrupts zu vermeiden.
  • I2C-Bus-Zugriffsfunktionen wurden zur Symboltabelle hinzugefügt, um Zugriff über Befehle zu ermöglichen.
  • Funktionen für 1-Draht-Schnittstellen wurden geschrieben und zur Symboltabelle hinzugefügt.
  • Der Selbsttest-Code für taktgesteuerte ADC-Konvertierungen wurde erweitert.
06/08 05
Monitor 5
FPGA 5
  • Die Zeitsteuerung wurde präzisiert, um willkürliche Overrun-Fehler zu vermeiden.
  • OVRSRC-Register wurde hinzugefügt.
04/08 04
Monitor 5
FPGA 4
  • Liefert bessere Informationen, wenn ein Interrupt-Overrun auftritt.
04/08 03
Monitor 4
FPGA 4
  • Bietet Transfermechanismen für Scatter/Gather-Daten zum Host-PC.
  • Resistenter gegen externe Ereignisimpulse beim Selbsttest.
11/07 02
Monitor 3
FPGA 4
  • Änderungen der 8-Bit-DAC-Schreibvorgänge.
10/07 01
Monitor 3
FPGA 3
  • SetADCList erweitert, unterstützt nun Sub-Bursts.
  • Weniger strenge Grenzwerte für Analog-Selbsttest. Führt optionalen Software-Löschvorgang vor Reset-Tests durch. Funktion der Fehler-LED korrigiert. Code zum Löschen von Flash-Speicher-Slot n hinzugefügt.
  • Verbesserte Zeitsteuerung der HSS-Schnittstelle, funktioniert nun auf Test-Rack. Adressierproblem bei Systemen mit mehr als einer Set-Top-Box behoben.